jueves, 6 de noviembre de 2014
COMPARADOR
Los comparadores son circuitos combinacionales capaces de comparar dos combinaciones presentes en sus entradas indicando si son iguales o diferentes; en caso de ser diferentes, indican cuál de las dos es mayor. Tienen tres salidas que indican el resultado de la comparación: A=B, A<B y A>B.
El procedimiento para comparar dos datos binarios consiste primero en comparar el bit más significativo de cada uno de ellos, si éstos son iguales, se compara el siguiente bit más significativo y así sucesivamente hasta encontrar una desigualdad que indica cuál de los datos es mayor o menor. Si se comparan todos los bits de ambos datos y no hay desigualdad entre ellos, entonces evidentemente son iguales.
| ENTRADAS | SALIDAS | |||
| A | B | I | M | m |
| 0 | 0 | 1 | 0 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 |
El comparador implementado en puertas lógicas
I = AB +AB
M = AB
M = AB
Referencias:
http://www.uhu.es/rafael.lopezahumada/descargas/tema5_fund_0405.pdf
http://www.uhu.es/rafael.lopezahumada/descargas/tema5_fund_0405.pdf
SUMADOR
Un sumador es un circuito lógico que calcula la operación suma. En los computadores modernos se encuentra en lo que se denomina Unidad aritmético lógica (ALU). Generalmente realizan las operaciones aritméticas en código binario decimal o BCD exceso 3, por regla general los sumadores emplean el sistema binario
En los casos en los que se esté empleando un complemento a dos para representar números negativos el sumador se convertirá en un sumador-restador (Adder-subtracter).
Tabla de Verdad
Tabla de Verdad
Formula de Reducción
Circuito
Referencia:
http://es.slideshare.net/JeduardAnonimo/sumadorrestador-10526824?related=1
RESTADOR
Un restador es un circuito lógico que calcula la operación resta. Para realizar la resta se coloca el número binario del primer operando (minuendo) en los interruptores A1, A2, A3, A4; y el número binario del segundo operando (sustraendo) en los interruptores B1, B2, B3 y B4.
El interruptor S / R (Suma / Resta) se coloca hacia la posición de "Resta", enviando un nivel lógico 1 al Cin del primer bloque y configurando el y B4inversor / buffer compuesto por las compuertas EXOR como inversor.
Tabla de Verdad
Formula Reducción
Circuito
Referencia:
http://es.slideshare.net/JeduardAnonimo/sumadorrestador-10526824?related=1
DECODIFICADOR
Un decodificador es un circuito combinacional que convierte la información binaria de n líneas de entradas a un máximo de 2n líneas únicas de salida. Dicho de otra manera, un decodificador realiza la función opuesta a la de codificar, es decir, convierte un código binario de varias entradas en salidas exclusivas.
TIPOS DE CODIFICADORES:
- Con salidas activas a nivel alto
- Con salidas activas a nivel bajo
EXPLICACIÓN DE UN DECODIFICADOR DE 2 ENTRADAS Y 4 SALIDAS:
TABLA DE LA VERDAD QUE DEFINE ESTE DECODIFICADOR ES:
FUNCIÓN DEL DECODIFICADOR:
De esta tabla podemos concluir que:
EL CIRCUITO IMPLEMENTADO CON PUERTAS LÓGICAS:
Para la salida O0, será 1 cuando los bits de entrada Eo y E1 son 0. Luego, la expresión booleana que le corresponde es:
El mismo razonamiento se repite para el resto de salidas, por lo que el circuito del decodificador queda implementado con compuertas NOT y NAND
EJEMPLO PRÁCTICO:
Se desea construir un indicador luminoso de siete segmentos hecho a base de diodos emisores de luz (LED) rojos como el mostrado en la siguiente figura:
el cual indicará en forma decimal el número binario que se le aplique al decodificador lógico que se encargará de convertir el número binario en el encendido apropiado de segmentos. Constrúyase la Tabla de Verdad del decodificador requerido considerando que un pulso de voltaje enciende al LED y la ausencia del mismo lo deja apagado.
La tabla de verdad será la siguiente: Si tenemos cuatro entradas, tendremos 16 salidas.
Representaremos la iluminación del diodo desde el número 0 al 9. El resto de estados (los seis últimos de la tabla de verdad que construyamos, serán irrelevantes), ya que no se pueden representar debido a la naturaleza del diodo LED.
La tabla de la verdad se muestra a continuación:
Con esta tabla de verdad, deducimos que el funcionamiento será el siguiente.
El decodificador, realizará la transformación del número binario correspondiente al número decimal, activando los segmentos que corresponden, como se indica a continuación.
Rerencias:
http://es.slideshare.net/alicianicolas/codificadoresy-decodificadores
http://es.slideshare.net/alicianicolas/codificadoresy-decodificadores
CODIFICADOR
Un codificador es un circuito combinatorio que cuenta con un número determinado de entradas, de
las cuales sólo una tiene el estado lógico 1, y se genera un código de varios bits que depende de cuál
sea la entrada excitada.
TIPOS DE CODIFICADORES:
Con Prioridad
Sin Prioridad
EXPLICACIÓN DE UN CODIFICADOR DE 8 ENTRADAS Y 3 SALIDAS SIN PRIORIDAD:
Solo una de las entradas puede estar activa a la vez entonces en cualquier línea de la tabla de este
circuito todas las entradas excepto una serán 0.
TABLA DE LA VERDAD QUE DEFINE ESTE CODIFICADOR ES:
FUNCIÓN DEL CODIFICADOR:
De esta tabla podemos concluir que:
O2 = A4 + A5 + A6 + A7
O1 = A2 + A3 + A6 + A7
O0 = A1 + A3 + A5 + A7
Sólo una de las entradas es 1 a la vez, así que sólo hay 8 condiciones posible de entrada. El circuito
está diseñado de tal manera que cuando A0 es 1, se genera a la salida el código binario 000. Cuando
A1 es 1, se genera el código binario 001, cuando A2 es 1, se genera el código binario 010 y así
sucesivamente.
El diseño del circuito es muy simple, puesto que involucra analizar cada bit de salida y determinar
para cuáles casos de entrada ese bit es 1 y luego pasar los resultados por una compuerta OR.
Referencias:
http://es.slideshare.net/alicianicolas/codificadoresy-decodificadores
http://es.slideshare.net/alicianicolas/codificadoresy-decodificadores
DEMULTIPLEXOR
Un DEMULTIPLEXOR toma una sola entrada y la distribuye sobre varias salidas. La Figura 14, muestra el diagrama general para un demultiplexor. Las flechas grandes para entradas y salidas pueden representar una o más líneas. El código de entrada SELECCIÓN determina a cuál salida será transmitida la entrada de DATOS. En otras palabras, el demultiplexor toma una fuente de datos de entrada y la distribuye en forma selectiva a 1 de N canales de salida.
La Figura 15, muestra el logigrama para un demultiplexor que distribuye una línea de entrada a ocho líneas de salida. La sola línea de entrada de datos I se conecta a todas las ocho compuertas Y, pero unaUNID2_62.gif (11575 bytes)sola de ellas será capacitada por las líneas de entrada SELECCIÓN. Por ejemplo, para S2S1S0=0 0 0, sólo una compuerta Y será habilitada y la entrada de datos I aparecerá en la salida O0. Para otros códigos de SELECCIÓN, la entrada I estará presente en otras salidas.
Referencias:
http://azul2.bnct.ipn.mx/clogicos/multiplexor_demultiplexor/multiplexor_demultiplexor.htm
MULTIPLEXOR
Un MULTIPLEXOR o SELECTOR DE DATOS es un circuito lógico que acepta varias entradas de datos y permite que sólo una de ellas pase a un tiempo a la salida. El enrutamiento de la entrada de datos hacia la salida está controlado por las entradas de SELECCIÓN (a las que se hace referencia a veces como las entradas de DIRECCIÓN). La siguiente figura(FIGURA 9), muestra el diagrama general de un multiplexor. En este diagrama las entradas y salidas se dibujan como flechas gruesas para indicar que pueden ser una o más líneas.
/UNID2_52.gif)
La Figura 10, muestra la circuitería lógica para un multiplexor de dos entradas (o dos canales) con entradas de datos A y B y entrada de SELECCIÓN S. El nivel lógico aplicado a la entrada S determina cuál compuerta Y se activa, para que su entrada de datos pase a través de la compuerta O a la salida Z.
Visto de otra manera, la expresión booleana para la salida se obtiene de la siguiente tabla funcional:
| SelecciónS | Salida Z |
| 0 1 | B A |
Z = A S + B S'
Con S=0, esta expresión se hace:
Z = A . 0 + B . 1 = B
lo cual indica que Z será idéntico a la señal de entrada B, la cual puede ser un nivel lógico fijo o una señal lógica variable con el tiempo.
Con S=1, la expresión se hace:
Z = A . 1 + B . 0 = A
Mostrando que la salida Z será idéntica a la señal de entrada A.
Referencias:
http://azul2.bnct.ipn.mx/clogicos/multiplexor_demultiplexor/multiplexor_demultiplexor.htm
CONVERSOR DE CÓDIGO
Son circuitos combinacionales cuya función es cambiar los datos de un código binario a otro, esto es así porque para determinadas operaciones de transmisión y procesamiento de información son más eficaces unos códigos que otros. Se suelen implementar mediante dispositivos lógicos programables.
Circuito mínimo conversor de código de BCD a GRAY para 4 variables de entrada A, B, C, D, utilizando inversores, una compuerta O y compuertas No-O.
Tabla funcional:
| DEC | B C D | G R A Y | ||||||
| A | B | C | D | G3 | G2 | G1 | G0 | |
| 0 1 2 3 4 5 6 7 8 9 | 0 0 0 0 0 0 0 0 1 1 | 0 0 0 0 1 1 1 1 0 0 | 0 0 1 1 0 0 1 1 0 0 | 0 1 0 1 0 1 0 1 0 1 | 0 0 0 0 0 0 0 0 1 1 | 0 0 0 0 1 1 1 1 1 1 | 0 0 1 1 1 1 0 0 0 0 | 0 1 1 0 0 1 1 0 0 1 |
| 10 : 15 | x :x | x :x | x :x | x :x | ||||
G3(A, B, C, D) = JM (0-7) Jx (10-15)
G2(A, B, C, D) = JM (0-3) Jx (10-15)G1(A, B, C, D) = JM (0,1,6-9) Jx (10-15)G0(A, B, C, D) = JM (0,3,4,7,8) Jx (10-15)
Minimización de las funciones de conmutación: Reduciendo por el método de Karnaugh, se obtiene:
Las funciones mínimas son:
G3(A, B, C, D) = A
G2(A, B, C, D) = A + B
G1(A, B, C, D) = (B + C)(B' +C')G0(A, B, C, D) = (C + D)(C' +D')
Logigrama:
Referencias:
http://e-ducativa.catedu.es/44700165/aula/archivos/repositorio/4750/4923/html/3_convertidores_de_cdigo.html
http://azul2.bnct.ipn.mx/clogicos/codigos_conversores_y_detectores_de_error/codigos_conversores_detectores_de_error.htm
domingo, 2 de noviembre de 2014
GENERADOR - DETECTOR DE PARIDAD
Los circuitos electrónicos digitales se basan en la transmisión y el procesamiento de información, lo que hace necesario verificar que la información recibida es igual a la emitida; no suelen producirse errores, por lo que cuando ocurren en la mayoría de los casos el error en la transmisión se produce en un único bit.
El método más sencillo y eficaz de comprobación de la transmisión de datos consiste en añadir a la información transmitida un bit más, con la misión de que el número de 1 transmitidos en total sea par (paridad par), o impar (paridad impar).
Los generadores de paridad par son aquellos circuitos que generan un 0 cuando el número de 1 en la entrada es par y un 1 cuando es impar, en el caso de dos bit, sería como se muestra en la tabla de verdad:
El método más sencillo y eficaz de comprobación de la transmisión de datos consiste en añadir a la información transmitida un bit más, con la misión de que el número de 1 transmitidos en total sea par (paridad par), o impar (paridad impar).
Los generadores de paridad par son aquellos circuitos que generan un 0 cuando el número de 1 en la entrada es par y un 1 cuando es impar, en el caso de dos bit, sería como se muestra en la tabla de verdad:
| Entradas | Salidas | ||
| A | B | P | I |
| 0 | 0 | 0 | 1 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
I = paridad impar, es decir un número de 1 impar.
Las funciones canónicas serán:
P= ~AB+A~B= A+B
I= AB+~A~B = A*B=~P
Circuito:
 |
http://e-ducativa.catedu.es/44700165/aula/archivos/repositorio/4750/4923/html/9_detectoresgeneradores_de_paridad.html
SISTEMAS COMBINACIONALES
Los sistemas combinacionales o lógica combinacional son todos los sistemas digitales en los que sus salidas son función exclusiva del valor de
sus entradas
en un momento dado, sin que intervengan en ningún caso estados
anteriores de
las entradas o de las salidas. Por tanto, carecen de memoria y de
re-alimentación.
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